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Intel desvela sus planes para llevar más potencia de calculo a los chips más allá de 2025
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Intel desvela sus planes para llevar más potencia de calculo a los chips más allá de 2025

Por Alfonso de Castañeda
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alfondcctelycom4com/8/8/17
lunes 13 de diciembre de 2021, 11:27h

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Intel ha demostrado su poderío en Silicon Valley durante el IEEE International Electron Devices Meeting (IEDM) 2021 mostrando un amplio trabajo de investigación con el que espera seguir acelerando y reduciendo de tamaño los chips informáticos de cara a los próximos diez años.

Aprovechando tecnologías como las destinadas a apilar partes de los semiconductores unas sobre otras, Intel muestra sus objetivos para ir más allá de 2025, la fecha en la que se completará el plan marcado por Pat Gelsinger para tratar de recuperar el liderazgo en la industria que le rivalizan otros gigantes como TSMC y Samsung.

Una de las vías mediante la cual Intel está llevando más potencia de cálculo a los chips es apilando los chiplets en tres dimensiones en lugar de fabricar los chips en una sola pieza de dos dimensiones, con lo que lograría 10 veces más conexiones entre las fichas apiladas.

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Rompiendo la Ley de Moore (por arriba)

Intel apuesta por lo que han denominado como “empaquetado con unión híbrida”, una mejora que permitirá pasar del 30 al 50% del área en el escalado de los transistores, así como importantes novedades en tecnologías de energía y memoria y nuevos conceptos de física en los que están trabajando para “revolucionar la informática”.

Precisamente esta tecnología de empaquetado es el mayor avance que han mostrado esta semana ya que aumentar el número de transistores es el motivo principal que ha permitido que los chips sean cada vez más rápidos.

En junio, la compañía mostró en su Intel Accelerated sus planes para introducir Foveros Direct, que permite realizar bump pitches de menos de 10 micras, lo que supone un aumento de un orden de magnitud en la densidad de interconexión para el apilamiento 3D. Ahora, el gigante estadounidense pide que se marquen nuevos estándares industriales y procedimientos de prueba que permitan un ecosistema de chiplets de unión híbrida.

Por otro lado, para llevar más allá su RibbonFET de compuerta, Intel apuesta por un enfoque de apilamiento de transistores múltiples (CMOS) que tiene como objetivo mejorar de ese 30-50 por ciento en el escalado lógico para el avance de la Ley de Moore, colocando más transistores por milímetro cuadrado.

En su investigación, Intel también analiza la posibilidad de utilizar nuevos materiales de apenas unos átomos de grosor para fabricar transistores que “superen las limitaciones de los canales de silicio convencionales, lo que permitiría aumentar en millones el número de transistores por área per die para una informática cada vez más potente en la próxima década”.

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